1. [Wiki](https://feex.it/wiki/) 2. [Matériel](https://feex.it/wiki/hardware/) 3. [Systèmes et architecture](https://feex.it/wiki/hardware/system/) 4. Second-Level Address Translation # Second-Level Address Translation Référence d'architecture: Feex La traduction d'adresses de second niveau (SLAT, Second-Level Address Translation) est un terme général désignant la traduction assistée par le matériel des adresses physiques invitées en adresses physiques hôtes. Intel EPT et AMD NPT fournissent des implémentations spécifiques aux constructeurs. ## Ce que vous devez savoir La traduction d'adresses de second niveau (SLAT, Second-Level Address Translation) est un terme général désignant la traduction assistée par le matériel des adresses physiques invitées en adresses physiques hôtes. Intel EPT et AMD NPT fournissent des implémentations spécifiques aux constructeurs. ## Comment ça marche Les tables de pages propres à un invité décrivent sa mémoire virtuelle. Une seconde correspondance contrôlée par l'hyperviseur associe les adresses physiques invitées résultantes à la mémoire hôte et aux autorisations d'accès. Le processeur combine les étapes selon les règles de traduction et de mise en cache de l'architecture. ## Domaines d'utilité Un hyperviseur peut éviter de maintenir certaines formes de tables de pages fantômes (shadow page tables) et laisser plutôt le matériel effectuer le parcours d'étapes. Le surcoût résiduel dépend de la taille de page, de la mise en cache du parcours imbriqué, du comportement du TLB et de la localité de la mémoire invitée. ## Comment vérifier la prise en charge et l'activation Identifiez le constructeur du processeur et vérifiez la capacité EPT ou NPT correspondante via les outils de diagnostic pris en charge par l'hyperviseur. Vérifiez l'ensemble des exigences de la fonctionnalité en cours de déploiement, y compris la prise en charge du micrologiciel et du système d'exploitation. Un déploiement virtualisé comporte plusieurs couches : la capacité physique, l'autorisation du micrologiciel, l'hyperviseur hôte actif, les capacités d'invité exposées et la prise en charge par le système d'exploitation invité. Vérifiez la couche où l'opération s'exécute réellement, y compris la virtualisation imbriquée le cas échéant. ## Ce que la fonctionnalité n'établit pas SLAT n'est pas un bit CPUID universel distinct, un remplacement d'IOMMU ou la preuve de la prise en charge d'un produit de virtualisation d'OS particulier. Un champ SLAT générique nécessite une interprétation propre au constructeur et n'établit pas toutes les fonctionnalités avancées de traduction. ## Compatibilité et performances en pratique L'exécution du processeur, la traduction de mémoire invitée et le remappage DMA des périphériques sont des fonctionnalités distinctes. Ne déduisez pas le passthrough ou l'isolation d'un simple champ de virtualisation. Utilisez les diagnostics pris en charge de l'hyperviseur et les exigences exactes de la plateforme/du périphérique. ## Une liste de contrôle pratique pour la vérification 1. Enregistrez le modèle exact de processeur ou de plateforme ainsi que les versions de l'application, du système d'exploitation et du runtime concernés. Conservez la formulation de l'erreur ou de l'exigence réelle. 2. Consultez la référence du fabricant pour ce modèle exact, puis inspectez la capacité effective et l'état activé dans l'environnement où le programme s'exécute. 3. Comparez chaque exigence du binaire ou du backend sélectionné. Une fonctionnalité au nom similaire, un alias ou une étiquette technologique générale ne suffisent pas. 4. Confirmez que l'application a sélectionné l'implémentation prévue. Utilisez ses diagnostics documentés et une solution de repli prise en charge lorsque les exigences ne sont pas satisfaites. 5. Effectuez une seule modification prise en charge à la fois et répétez la même charge de travail. Gardez la configuration d'origine et une procédure de récupération disponibles. ## Si la fonctionnalité est répertoriée mais que le logiciel ne peut pas l'utiliser Commencez par le composant exact en échec. Une base de données matérielle décrit une capacité enregistrée ; le système d'exploitation ou l'hyperviseur peut exposer un environnement effectif différent. Une erreur d'instruction non autorisée nécessite également d'examiner l'instruction fautive réelle et le binaire compilé, car une corruption ou une instruction non prise en charge sans rapport peut produire un symptôme similaire. Installez la version de l'application, du pilote ou du runtime prise en charge pour la plateforme exacte, et utilisez la version de référence ou de secours documentée par le fournisseur si nécessaire. Une mise à jour logicielle ne peut pas créer une instruction dont le processeur est dépourvu. Les modifications de micrologiciel et de politique de sécurité doivent suivre la procédure du fabricant du système et un plan de récupération plutôt qu'une recette d'optimisation générique. ## Fonctionnalités associées et distinctions utiles [Extended Page Tables (EPT)](https://feex.it/wiki/l/fr/hardware/system/ept/) · [NPT et RVI](https://feex.it/wiki/l/fr/hardware/system/npt-rvi/) · [VT-x](https://feex.it/wiki/l/fr/hardware/system/vt-x/) · [AMD-V et SVM](https://feex.it/wiki/l/fr/hardware/system/amd-v/) ## Sources et portée de cette explication [Intel 64 and IA-32 Architectures Software Developer's Manual](https://www.intel.com/content/www/us/en/developer/articles/technical/intel-sdm.html) · [AMD64 Architecture Programmer's Manual, Volume 2: System Programming](https://docs.amd.com/v/u/en-US/24593_3.46_APM_Vol2) Ces références établissent le comportement architectural et les exigences logicielles. Elles ne vérifient pas de manière indépendante chaque valeur de fonctionnalité sur la page d'un modèle matériel associé. Pour la prise en charge d'un modèle, utilisez les preuves du fabricant fournies sur cette page et vérifiez la configuration effective du système. Cet article ne fournit pas de benchmark, de certification ou de date d'évaluation indépendante. ## Associé Ces entités sont liées à cet article. Le type est affiché sur chaque lien. [Extended Page Tables (EPT): Référence d'architecture](https://feex.it/wiki/l/fr/hardware/system/ept/)[NPT et RVI: Référence d'architecture](https://feex.it/wiki/l/fr/hardware/system/npt-rvi/)[VT-x: Référence d'architecture](https://feex.it/wiki/l/fr/hardware/system/vt-x/)[AMD-V et SVM: Référence d'architecture](https://feex.it/wiki/l/fr/hardware/system/amd-v/) ## Sources et vérification Responsabilité éditoriale : Feex. Aucune date de révision indépendante n'est enregistrée. [Notre méthodologie de recherche](https://feex.it/wiki/research/). - [Intel 64 and IA-32 Architectures Software Developer's Manual ](https://www.intel.com/content/www/us/en/developer/articles/technical/intel-sdm.html)· Les volumes 1 et 2 décrivent les familles d'instructions nommées et CPUID ; le volume 3 décrit l'état, la pagination, VMX et les contrôles de protection. La documentation d'architecture n'établit pas la prise en charge pour un modèle particulier. - [AMD64 Architecture Programmer's Manual, Volume 2: System Programming ](https://docs.amd.com/v/u/en-US/24593_3.46_APM_Vol2)· Programmation système, SVM et traduction imbriquée, révision 3.46. La visionneuse de documentation actuelle nécessite JavaScript ; les URL de documents plus anciennes peuvent avoir été retirées. ## Cet article vous a-t-il été utile ? Un simple oui ou non suffit. Choisissez une raison si vous le souhaitez, ou ajoutez une courte remarque. Faits en bref La synthèse rapide de cette page. Les spécifications, les sources et le contenu complet restent dans l'article. --- Source: [Canonical Feex Wiki page](https://feex.it/wiki/l/fr/hardware/system/slat/) [Developer guide](https://feex.it/wiki/developers/) | [API policy](https://feex.it/developers/api-policy/) | [Agent guidance](https://feex.it/wiki/llms.txt)