1. [Wiki](https://feex.it/wiki/) 2. [Hardware](https://feex.it/wiki/hardware/) 3. [Sistemas e arquitetura](https://feex.it/wiki/hardware/system/) 4. CMPXCHG16B # CMPXCHG16B Referência de arquitetura: Feex CMPXCHG16B compara e troca condicionalmente um valor de memória de 16 bytes usando uma interface definida de par de registradores. Requisitos corretos de alinhamento e atomicidade são essenciais para uso concorrente. ## O que você precisa saber CMPXCHG16B compara e troca condicionalmente um valor de memória de 16 bytes usando uma interface definida de par de registradores. Requisitos corretos de alinhamento e atomicidade são essenciais para uso concorrente. ## Como funciona A instrução compara um operando de memória de 128 bits com o valor esperado em RDX:RAX, depois armazena condicionalmente RCX:RBX ou carrega o valor de memória observado nos registradores de valor esperado. O operando de memória deve satisfazer seu requisito de alinhamento de 16 bytes. O uso atômico em memória compartilhada requer a semântica de LOCK apropriada. ## Onde é útil Um runtime pode usar a instrução para uma atualização atômica de um ponteiro marcado ou par de palavras de máquina. A API atômica do compilador também considera a ordenação de memória, alinhamento de tipo e comportamento de contingência; o assembly escrito à mão deve satisfazer todos esses contratos. ## Como verificar o suporte e a ativação CPUID.01H:ECX bit 13 indica CMPXCHG16B. Verifique as garantias atômicas da ABI e do runtime, bem como o bit de hardware. Use a consulta atômica suportada da linguagem ao decidir se uma operação é lock-free. Verifique a instrução exata e a forma do operando em vez de inferir o suporte a partir de uma extensão vizinha. Recursos inteiros escalares geralmente usam registradores de uso geral; uma codificação associada a vetores não significa automaticamente um requisito de estado de vetor. ## O que o recurso não estabelece A instrução não é uma unidade aritmética geral de 128 bits, e sua presença não significa que o tipo atômico de 128 bits de toda linguagem seja lock-free em todas as compilações. O desalinhamento pode falhar mesmo em uma CPU suportada. ## Compatibilidade e desempenho na prática A correção depende de casos extremos, bem como da velocidade. Entrada zero, estouro, sinalizadores de transporte, largura do operando, alinhamento e ordenação de memória podem alterar a semântica. Dê preferência a interfaces de compilador ou biblioteca que documentem esses detalhes e forneçam um fallback suportado. ## Uma lista de verificação prática de verificação 1. Registre o modelo exato do processador ou da plataforma e as versões envolvidas do aplicativo, SO e runtime. Mantenha o texto exato do erro ou requisito. 2. Consulte a referência do fabricante para esse modelo exato e, em seguida, inspecione a capacidade efetiva e o estado ativado no ambiente em que o programa é executado. 3. Compare cada requisito do binário ou backend selecionado. Um recurso com nome semelhante, alias ou rótulo genérico de tecnologia não é suficiente. 4. Confirme se o aplicativo selecionou a implementação pretendida. Use seus diagnósticos documentados e um fallback suportado quando os requisitos não forem atendidos. 5. Faça uma alteração suportada por vez e repita a mesma carga de trabalho. Mantenha a configuração original e o caminho de recuperação disponíveis. ## Se o recurso estiver listado, mas o software não puder usá-lo Comece pelo componente exato com falha. Um banco de dados de hardware descreve a capacidade registrada; o sistema operacional ou o hipervisor pode expor um ambiente efetivo diferente. Um erro de instrução ilegal também precisa de investigação da instrução falha real e da compilação do binário, porque corrupção ou uma instrução não suportada não relacionada pode produzir um sintoma semelhante. Instale a versão do aplicativo, driver ou runtime suportada para a plataforma exata e use a compilação de linha de base ou fallback documentada do fornecedor, se necessário. Uma atualização de software não pode criar uma instrução que o processador não possui. As alterações de firmware e de política de segurança devem seguir o procedimento do fabricante do sistema e um plano de recuperação em vez de uma receita genérica de otimização. ## Recursos relacionados e distinções úteis [x86-64-v2](https://feex.it/wiki/l/pt/hardware/system/x86-64-v2/) · [64 bits (x86-64)](https://feex.it/wiki/l/pt/hardware/system/x86-64/) · [ADX](https://feex.it/wiki/l/pt/hardware/system/adx/) ## Fontes e escopo desta explicação [Intel 64 and IA-32 Architectures Software Developer's Manual](https://www.intel.com/content/www/us/en/developer/articles/technical/intel-sdm.html) · [psABI x86-64: níveis de arquitetura e microarquitetura do processador](https://gitlab.com/x86-psABIs/x86-64-ABI/-/blob/master/x86-64-ABI/low-level-sys-info.tex) Essas referências estabelecem o comportamento arquitetural e os requisitos de software. Elas não verificam de forma independente cada valor de recurso em uma página de modelo de hardware vinculada. Para obter suporte a modelos, use a evidência do fabricante dessa página e verifique a configuração efetiva do sistema. Este artigo não fornece um benchmark, certificação ou data de análise independente. ## Relacionados Estas entidades conectam-se a este artigo. O tipo é indicado em cada link. [x86-64-v2: Referência de arquitetura](https://feex.it/wiki/l/pt/hardware/system/x86-64-v2/)[64 bits (x86-64): Referência de arquitetura](https://feex.it/wiki/l/pt/hardware/system/x86-64/)[ADX: Referência de arquitetura](https://feex.it/wiki/l/pt/hardware/system/adx/) ## Fontes e verificação Propriedade editorial: Feex. Nenhuma data de revisão independente foi registrada. [Como pesquisamos](https://feex.it/wiki/research/). - [Intel 64 and IA-32 Architectures Software Developer's Manual ](https://www.intel.com/content/www/us/en/developer/articles/technical/intel-sdm.html)· Os Volumes 1 e 2 descrevem as famílias de instruções nomeadas e CPUID; o Volume 3 descreve estado, paginação, VMX e controles de proteção. A documentação de arquitetura não estabelece o suporte para um modelo específico. - [psABI x86-64: níveis de arquitetura e microarquitetura do processador ](https://gitlab.com/x86-psABIs/x86-64-ABI/-/blob/master/x86-64-ABI/low-level-sys-info.tex)· Interface de Máquina, Arquitetura do Processador: tabela de recursos básica e cumulativa v2/v3/v4, verificações de estado do SO e recomendações de implantação. ## Este artigo foi útil? Um sim ou não é suficiente. Escolha um motivo se desejar, ou adicione uma breve observação. Fatos rápidos A identificação resumida desta página. Especificações, fontes e o conteúdo completo permanecem no artigo. --- Source: [Canonical Feex Wiki page](https://feex.it/wiki/l/pt/hardware/system/cmpxchg16b/) [Developer guide](https://feex.it/wiki/developers/) | [API policy](https://feex.it/developers/api-policy/) | [Agent guidance](https://feex.it/wiki/llms.txt)