Second-Level Address Translation
Second-Level Address Translation, SLAT, és un terme general per a la traducció assistida per maquinari d'adreces físiques de convidat a amfitrió. Intel EPT i AMD NPT proporcionen implementacions específiques del proveïdor.
El que cal saber
Second-Level Address Translation, SLAT, és un terme general per a la traducció assistida per maquinari d'adreces físiques de convidat a amfitrió. Intel EPT i AMD NPT proporcionen implementacions específiques del proveïdor.
Com funciona
Les taules de pàgines pròpies d'un convidat descriuen la seva memòria virtual. Una segona assignació controlada per l'hipervisor associa les adreces físiques del convidat resultants amb la memòria de l'amfitrió i els permisos d'accés. El processador combina les fases sota les regles de traducció i memòria cau de l'arquitectura.
On és útil
Un hipervisor pot evitar mantenir algunes formes de taules de pàgines a l'ombra i, en el seu lloc, deixar que el maquinari faci el recorregut per etapes. La sobrecàrrega restant depèn de la mida de la pàgina, la memòria cau del recorregut imbricat, el comportament del TLB i la localitat de la memòria del convidat.
Com comprovar el suport i l'habilitació
Identifiqueu el proveïdor del processador i comproveu la capacitat EPT o NPT corresponent mitjançant els diagnòstics admesos de l'hipervisor. Comproveu tots els requisits de la característica que s'està desplegant, inclòs el suport del microprogramari i del SO.
Un desplegament virtualitzat té diverses capes: capacitat física, permís del microprogramari, l'hipervisor amfitrió actiu, capacitats exposades al convidat i suport del SO convidat. Comproveu la capa on s'executa realment l'operació, inclosa la virtualització niada quan sigui pertinent.
El que la característica no estableix
SLAT no és un bit CPUID universal separat, un substitut d'IOMMU ni una prova de compatibilitat amb un producte de virtualització de SO concret. Un camp SLAT genèric necessita una interpretació específica del proveïdor i no estableix totes les característiques avançades de traducció.
Compatibilitat i rendiment a la pràctica
L'execució de la CPU, la traducció de la memòria del convidat i la reassignació de DMA de dispositius són funcionalitats separades. No inferiu el pas directe o l'aïllament a partir d'un sol camp de virtualització. Utilitzeu els diagnòstics admesos de l'hipervisor i els requisits exactes de la plataforma/dispositiu.
Una llista de verificació pràctica
- Enregistreu el model exacte de processador o de plataforma i les versions d'aplicació, SO i entorn d'execució implicades. Conserveu la redacció de l'error o del requisit real.
- Comproveu la referència del fabricant per a aquest model exacte, i després inspeccioneu la capacitat efectiva i l'estat habilitat en l'entorn on s'executa el programa.
- Compareu cada requisit del binari o dorsal seleccionat. Una característica amb un nom similar, un àlies o una etiqueta de tecnologia àmplia no és suficient.
- Confirmeu que l'aplicació ha seleccionat la implementació prevista. Utilitzeu els seus diagnòstics documentats i una alternativa compatible quan no es compleixin els requisits.
- Feu un únic canvi admès a la vegada i repetiu la mateixa càrrega de treball. Manteniu disponibles la configuració original i la via de recuperació.
Si la característica apareix a la llista però el programari no la pot utilitzar
Comenceu pel component exacte que falla. Una base de dades de maquinari descriu la capacitat registrada; el sistema operatiu o l'hipervisor poden exposar un entorn efectiu diferent. Un error d'instrucció il·legal també requereix investigar la instrucció defectuosa real i la compilació del binari, perquè una corrupció o una instrucció no admesa no relacionada poden produir un símptoma similar.
Instal·leu la versió d'aplicació, controlador o entorn d'execució admesa per a la plataforma exacta, i utilitzeu la compilació base o alternativa documentada pel fabricant si cal. Una actualització de programari no pot crear una instrucció que li manqui al processador. Els canvis de microprogramari i de polítiques de seguretat han de seguir el procediment del fabricant del sistema i un pla de recuperació en lloc d'una recepta genèrica d'optimització.
Fonts i abast d'aquesta explicació
Intel 64 and IA-32 Architectures Software Developer's Manual · AMD64 Architecture Programmer's Manual, Volume 2: System Programming
Aquestes referències estableixen el comportament arquitectònic i els requisits de programari. No verifiquen de manera independent cada valor de característica en una pàgina de model de maquinari enllaçada. Per al suport de models, utilitzeu l'evidència del fabricant d'aquesta pàgina i comproveu la configuració efectiva del sistema. Aquest article no proporciona cap data de prova de referència, certificació o revisió independent.
Fonts i verificació
Propietat editorial: Feex. No s'ha registrat cap data de revisió independent. Com investiguem.
- Intel 64 and IA-32 Architectures Software Developer's Manual · Els volums 1 i 2 descriuen les famílies d'instruccions anomenades i CPUID; el volum 3 descriu l'estat, la paginació, VMX i els controls de protecció. La documentació d'arquitectura no estableix el suport per a un model en particular.
- AMD64 Architecture Programmer's Manual, Volume 2: System Programming · Programació del sistema, SVM i traducció niada, revisió 3.46. El visualitzador de documentació actual requereix JavaScript; els URL de documents més antics poden haver estat retirats.
Ha estat útil aquest article?
Un sí o un no és suficient. Trieu un motiu si voleu, o afegiu una breu nota.
Gràcies. Això ens ajuda a millorar aquesta pàgina.